SOLUCIONES · Examen de Desarrollo · Sistemas Digitales

a) Tabla de verdad (8 p)

Condición del enunciado: F = A·(P+V+M) + P·V·M. Recorro las 16 combinaciones (A de peso 8, P de 4, V de 2, M de 1):

b) Suma de mintérminos (4 p)

c) Karnaugh (10 p)

Cada grupo de 4 elimina 2 variables; el de 2 elimina 1. Los cuatro grupos son esenciales: m12 solo lo cubre A·P, m10 solo A·V, m9 solo A·M y m7 solo P·V·M — luego no existe cobertura con menos términos y la expresión es mínima.

d) Circuito con puertas (8 p)

Primera etapa: tres puertas AND de 2 entradas (A·P, A·V, A·M) y una AND de 3 entradas (P·V·M). Segunda etapa: una OR de 4 entradas que reúne las cuatro salidas y produce F. No hacen falta inversores (ningún literal aparece negado). Total: 5 puertas, 2 niveles.

e) Solo NAND (10 p)

Cada barra individual AP, AV, AM, PVM es directamente una NAND, y la barra exterior sobre el producto es otra NAND de 4 entradas. Circuito: NAND(A,P), NAND(A,V), NAND(A,M), NAND(P,V,M) → NAND de 4 entradas → F. 5 puertas NAND, sin inversores. (Regla práctica: en una SOP de 2 niveles basta sustituir todas las AND y la OR final por NAND.) Equivalencia verificada por fuerza bruta en las 16 combinaciones.

a) Tabla de verdad (8 p)

Traducción del enunciado: R = S·(M + H·D) — sin agua (S=0) nunca; con agua, riega el modo manual o bien (humedad baja Y de noche).

b) Suma de mintérminos (4 p)

c) Karnaugh (10 p)

En el grupo azul las constantes son M=1 y S=1 (H y D cambian) → término M·S. En el rojo: H=1, D=0, S=1 (solo M cambia) → H·D·S. m5 solo lo cubre el rojo y m9 solo el azul → ambos esenciales, cobertura mínima.

d) Circuito con puertas (8 p)

Un inversor para D; una AND de 2 (M·S); una AND de 3 (H·D·S); una OR de 2 final. Total 4 puertas, 3 niveles contando el inversor.

e) Solo NAND (10 p)

Circuito: NAND(D,D) = D (el inversor como NAND de entradas unidas); NAND(M,S); NAND(H,D,S); y la NAND de 2 entradas final que combina ambas. Total 4 puertas NAND. Verificado por fuerza bruta.

a) SOP mínima (10 p)

De la tabla: F = Σm(1, 3, 5, 6, 7). Mapa (columnas AB en Gray, fila C):

b) POS mínima (10 p)

Ceros: F = ΠM(0, 2, 4). Agrupo los ceros en el mismo mapa:

Regla POS: en cada grupo de ceros, la variable constante a 0 entra sin negar en la suma y la constante a 1 entra negada.

c) Demostración algebraica (10 p)

a) Tabla de verdad con X (8 p)

b) SOP mínima con X (10 p)

Sin las X, el mejor grupo para 8 y 9 sería A·B·C (3 literales); usando las seis X como 1, la mitad derecha entera es un grupo de 8 → un solo literal A. Igual con B·C: pasa de grupo de 2 a grupo de 4.

c) POS mínima (8 p)

Agrupo los ceros {0,1,2,3,4,5}; aquí no conviene usar ninguna X como 0 (los ceros ya forman dos grupos de 4):

d) Comprobación algebraica (4 p)

a) F₁ = A·B + A·B̄·C + Ā·C (10 p)

b) F₂ = [(Ā + B) · (C·D̄)̄ ]̄ (10 p)

c) F₃ = A·B + Ā·C + B·C (10 p)

Teorema del consenso: X·Y + X̄·Z + Y·Z = X·Y + X̄·Z. Con X=A, Y=B, Z=C, el término B·C es el consenso de los otros dos y es redundante:

Demostración por tabla (solo hace falta mirar dónde B·C = 1, filas B=C=1):

Cuando B·C=1 (filas 011 y 111), siempre hay otro término que ya vale 1 (marcado en azul): si A=1 lo cubre A·B y si A=0 lo cubre Ā·C. Por eso quitarlo no cambia la función. Ambas columnas finales son idénticas ✔.

a) Tabla de verdad (8 p)

S es el bit de suma y C_out el de acarreo: juntos codifican en binario cuántos unos entran (A + B + C_in = 2·C_out + S).

b) Expresiones mínimas (10 p)

c) Circuito (6 p)

Forma estándar con dos semisumadores: S = XOR(XOR(A,B), C_in) — dos puertas XOR en cascada. C_out = tres AND de 2 entradas (A·B, A·C_in, B·C_in) hacia una OR de 3 (equivalente: A·B + C_in·(A⊕B), que reutiliza la primera XOR).

d) Encadenado de 4 bits y ejemplo (6 p)

Se colocan 4 sumadores completos FA₀…FA₃, uno por bit. El C_out de cada etapa se conecta al C_in de la siguiente (por eso "acarreo propagado", ripple-carry) y C_in,0 = 0. Ejemplo 0101 + 0110 (5 + 6):

F(A,B,C) = Σm(1, 2, 4, 7). (Observación útil: son las combinaciones con un número impar de unos → F = A⊕B⊕C, verificado.)

a) Decodificador 3:8 + una puerta (10 p)

Conecto A, B, C a las entradas de selección (A en la de mayor peso). Un decodificador con salidas activas a nivel alto pone a 1 exactamente la salida O_i cuyo índice i es la entrada en binario: es decir, O_i ES el mintérmino m_i. Como F es la suma de los mintérminos 1, 2, 4 y 7:

(Si las salidas fueran activas a nivel bajo, cada O_i sería m_i y por De Morgan la puerta sería una NAND de 4 entradas: F = m₁·m₂·m₄·m₇.)

b) MUX 8:1 sin puertas (10 p)

Selección S₂S₁S₀ = A B C. El MUX saca a su salida la entrada I_i con i = valor binario de la selección; por tanto basta cablear en cada I_i el valor que F toma en el mintérmino i:

c) MUX 4:1 con C como variable residual (10 p)

Selección S₁S₀ = A B. Emparejo las filas de la tabla que comparten AB y miro cómo depende F de C:

a) Líneas de dirección y de datos (6 p)

b) Número de chips (6 p)

c) Organización y lógica de selección (8 p)

2 chips en paralelo forman cada palabra: uno da los bits D₇–D₄ y el otro D₃–D₀ (comparten dirección y selección). Cada pareja es un banco de 16K×8; hay 4 bancos. Las líneas A₀…A₁₃ van en paralelo a todos los chips (dirección dentro del banco). Las dos líneas altas A₁₅A₁₄ van a un decodificador 2:4 (salidas activas a nivel bajo) cuyas salidas atacan las entradas CS de cada pareja: A₁₅A₁₄ = 00 activa el banco 0, 01 el banco 1, 10 el banco 2 y 11 el banco 3. Así, en todo momento hay exactamente un banco seleccionado.

d) Mapa de direcciones (10 p)

Cada banco ocupa 16K = 4000₁₆ direcciones (16 384 = 0x4000):

a) Conversiones (10 p)

237₁₀ → binario (divisiones sucesivas entre 2, el resto se lee de abajo arriba):

B5₁₆: B·16 + 5 = 11·16 + 5 = 181₁₀; B = 1011, 5 = 0101 → 10110101₂.

110101,11₂: 32 + 16 + 0 + 4 + 0 + 1 + 0,5 + 0,25 = 53,75₁₀ (pesos 2⁵…2⁰ y 2⁻¹, 2⁻²).

b) Aritmética en Ca2 con 8 bits (12 p)

92 + 55: 92 = 01011100, 55 = 00110111.

58 − 91 = 58 + (−91): 91 = 01011011 → invierto 10100100 → sumo 1 → −91 = 10100101.

(−87) + (−60): 87 = 01010111 → −87 = 10101001; 60 = 00111100 → −60 = 11000100.

c) Rangos (8 p)

a) Tablas características (8 p)

El JK aporta respecto al SR que la combinación J=K=1 (prohibida como S=R=1 en el SR) está definida y es útil: conmutación (toggle).

b) Diseño del contador (16 p)

Paso 1 — tabla de transiciones y excitaciones. Tabla de excitación del JK: 0→0: J=0,K=X · 0→1: J=1,K=X · 1→0: J=X,K=1 · 1→1: J=X,K=0.

Paso 2 — Karnaugh de cada excitación (con tantas X, salen a ojo; se muestran J₁ y J₂ como ejemplo, columnas Q₂Q₁ en Gray, fila Q₀):

Paso 3 — comprobación (simulada por el script para el ciclo completo 0→1→…→7→0). Ejemplos: desde 011: J₀=K₀=1 → Q₀ conmuta a 0; J₁=K₁=Q₀=1 → Q₁ conmuta a 0; J₂=K₂=Q₁Q₀=1 → Q₂ conmuta a 1 → 100 ✔. Desde 111: los tres conmutan → 000 ✔.

c) Divisor de frecuencia (6 p)

Q₀ conmuta en cada flanco de reloj → su onda completa un ciclo cada 2 pulsos: f(Q₀) = f_CLK/2. Q₁ conmuta la mitad de veces (f/4) y Q₂ una de cada ocho: f(Q₂) = f_CLK/8. En general, un contador módulo 2ⁿ divide la frecuencia entre 2ⁿ.

a) Tabla de verdad (10 p)

b) Karnaugh (12 p)

c) Circuito e interpretación (8 p)

Dos inversores (B₁, B₀), una AND de 2 y dos AND de 3, y una OR de 3. Interpretación de cada término:

• A₁·B₁: X ≥ 2 e Y ≤ 1 → el bit alto ya decide la comparación.
• A₀·B₁·B₀: Y = 0 y X es impar (1 o 3) → X > 0.
• A₁·A₀·B₀: X = 3 e Y par (0 o 2) → 3 gana a ambos.

Comprobaciones: X=2 (10), Y=1 (01): A₁=1, B₁=0 → primer término = 1 → G=1 ✔ (2>1). X=1 (01), Y=3 (11): A₁=0 anula el 1º y el 3º; B₁=1 anula el 2º → G=0 ✔ (1<3).